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@ -16,7 +16,7 @@ common.o: decode_types.o
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sim_jtag.o: sim_jtag_socket.o
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sim_jtag.o: sim_jtag_socket.o
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core_tb.o: common.o wishbone_types.o core.o soc.o sim_jtag.o
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core_tb.o: common.o wishbone_types.o core.o soc.o sim_jtag.o
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core.o: common.o wishbone_types.o fetch1.o fetch2.o icache.o decode1.o decode2.o register_file.o cr_file.o execute1.o execute2.o loadstore1.o loadstore2.o multiply.o writeback.o core_debug.o divider.o
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core.o: common.o wishbone_types.o fetch1.o fetch2.o icache.o decode1.o decode2.o register_file.o cr_file.o execute1.o execute2.o loadstore1.o loadstore2.o multiply.o writeback.o core_debug.o divider.o
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core_debug.o:
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core_debug.o: common.o
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cr_file.o: common.o
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cr_file.o: common.o
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crhelpers.o: common.o
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crhelpers.o: common.o
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decode1.o: common.o decode_types.o
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decode1.o: common.o decode_types.o
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@ -50,7 +50,7 @@ wishbone_arbiter.o: wishbone_types.o
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wishbone_types.o:
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wishbone_types.o:
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writeback.o: common.o
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writeback.o: common.o
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dmi_dtm_tb.o: dmi_dtm_xilinx.o wishbone_debug_master.o
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dmi_dtm_tb.o: dmi_dtm_xilinx.o wishbone_debug_master.o
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dmi_dtm_xilinx.o: sim-unisim/unisim_vcomponents.o
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dmi_dtm_xilinx.o: wishbone_types.o sim-unisim/unisim_vcomponents.o
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wishbone_debug_master.o: wishbone_types.o
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wishbone_debug_master.o: wishbone_types.o
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UNISIM_BITS = sim-unisim/unisim_vcomponents.vhdl sim-unisim/BSCANE2.vhdl sim-unisim/BUFG.vhdl
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UNISIM_BITS = sim-unisim/unisim_vcomponents.vhdl sim-unisim/BSCANE2.vhdl sim-unisim/BUFG.vhdl
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