cores
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toy-sram
mirror of https://github.com/OpenPOWERFoundation/toy-sram
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from 'f9d5f06f61'
${ noResults }
toy-sram/rtl/sim/sim.txt

4692 lines
354 KiB
Plaintext
Raw Blame History

make: Entering directory '/home/wtf/projects/Skywater-Array-Site/opf-move/dev/sim/obj_dir'
g++ -I. -MMD -I/usr/share/verilator/include -I/usr/share/verilator/include/vltstd -DVM_COVERAGE=0 -DVM_SC=0 -DVM_TRACE=1 -faligned-new -fcf-protection=none -Wno-bool-operation -Wno-sign-compare -Wno-uninitialized -Wno-unused-but-set-variable -Wno-unused-parameter -Wno-unused-variable -Wno-shadow -fPIC -shared --std=c++11 -DVL_USER_FINISH -c -o pyverilator_wrapper.o ../obj_dir/pyverilator_wrapper.cpp
g++ -fPIC -shared pyverilator_wrapper.o verilated.o verilated_vcd_c.o Vtest_ra_ddr__ALL.a -o Vtest_ra_ddr -lm -lstdc++
make: Leaving directory '/home/wtf/projects/Skywater-Array-Site/opf-move/dev/sim/obj_dir'
io
Input bist_ctl 32'h0
Output bist_status 32'h0
Input cfg_dat 16'h0
Input cfg_wr 1'h0
Input clk 1'h0
Input clk2x 1'h0
Input rd_adr_0 6'h0
Input rd_adr_1 6'h0
Input rd_adr_2 6'h0
Input rd_adr_3 6'h0
Output rd_dat_0 72'h0
Output rd_dat_1 72'h0
Output rd_dat_2 72'h0
Output rd_dat_3 72'h0
Input rd_enb_0 1'h0
Input rd_enb_1 1'h0
Input rd_enb_2 1'h0
Input rd_enb_3 1'h0
Input reset 1'h0
Input wr_adr_0 6'h0
Input wr_adr_1 6'h0
Input wr_dat_0 72'h0
Input wr_dat_1 72'h0
Input wr_enb_0 1'h0
Input wr_enb_1 1'h0
internals
InternalSignal __Vclklast__TOP__clk 0'h0
InternalSignal __Vclklast__TOP__clk2x 0'h0
Submodule bist 16 items
Submodule lcb 5 items
Submodule ra 96 items
InternalSignal strobe 0'h1
ra
Submodule add_clk 3 items
InternalSignal ra_rd_dat_0 71'h0
InternalSignal ra_rd_dat_1 71'h0
InternalSignal ra_rd_dat_2 71'h0
InternalSignal ra_rd_dat_3 71'h0
InternalSignal ra_wr_adr_0 5'h0
InternalSignal ra_wr_adr_1 5'h0
InternalSignal ra_wr_enb_0 0'h0
InternalSignal ra_wr_enb_1 0'h0
InternalSignal rd0_a1_a2 0'h0
InternalSignal rd0_a1_na2 0'h0
InternalSignal rd0_a4_a5 0'h0
InternalSignal rd0_a4_na5 0'h0
InternalSignal rd0_c_a0 0'h0
InternalSignal rd0_c_na0 0'h0
InternalSignal rd0_na1_a2 0'h0
InternalSignal rd0_na4_a5 0'h0
InternalSignal rd1_a1_a2 0'h0
InternalSignal rd1_a1_na2 0'h0
InternalSignal rd1_a4_a5 0'h0
InternalSignal rd1_a4_na5 0'h0
InternalSignal rd1_c_a0 0'h0
InternalSignal rd1_c_na0 0'h0
InternalSignal rd1_na1_a2 0'h0
InternalSignal rd1_na4_a5 0'h0
InternalSignal rd2_a1_a2 0'h0
InternalSignal rd2_a1_na2 0'h0
InternalSignal rd2_a3 0'h0
InternalSignal rd2_a4_a5 0'h0
InternalSignal rd2_a4_na5 0'h0
InternalSignal rd2_c_a0 0'h0
InternalSignal rd2_c_na0 0'h0
InternalSignal rd2_na1_a2 0'h0
InternalSignal rd2_na1_na2 0'h0
InternalSignal rd2_na3 0'h0
InternalSignal rd2_na4_a5 0'h0
InternalSignal rd2_na4_na5 0'h0
InternalSignal rd3_a1_a2 0'h0
InternalSignal rd3_a1_na2 0'h0
InternalSignal rd3_a3 0'h0
InternalSignal rd3_a4_a5 0'h0
InternalSignal rd3_a4_na5 0'h0
InternalSignal rd3_c_a0 0'h0
InternalSignal rd3_c_na0 0'h0
InternalSignal rd3_na1_a2 0'h0
InternalSignal rd3_na1_na2 0'h0
InternalSignal rd3_na3 0'h0
InternalSignal rd3_na4_a5 0'h0
InternalSignal rd3_na4_na5 0'h0
InternalSignal rd_adr_02 5'h0
InternalSignal rd_adr_0_q 5'h0
InternalSignal rd_adr_13 5'h0
InternalSignal rd_adr_1_q 5'h0
InternalSignal rd_adr_2_q 5'h0
InternalSignal rd_adr_3_q 5'h0
InternalSignal rd_dat_0_hold_q 71'h0
InternalSignal rd_dat_0_q 71'h0
InternalSignal rd_dat_1_hold_q 71'h0
InternalSignal rd_dat_1_q 71'h0
InternalSignal rd_dat_2_q 71'h0
InternalSignal rd_dat_3_q 71'h0
InternalSignal rd_enb_02 0'h0
InternalSignal rd_enb_0_q 0'h0
InternalSignal rd_enb_13 0'h0
InternalSignal rd_enb_1_q 0'h0
InternalSignal rd_enb_2_q 0'h0
InternalSignal rd_enb_3_q 0'h0
InternalSignal wr0_a1_a2 0'h0
InternalSignal wr0_a1_na2 0'h0
InternalSignal wr0_a4_a5 0'h0
InternalSignal wr0_a4_na5 0'h0
InternalSignal wr0_c_a0 0'h0
InternalSignal wr0_c_na0 0'h0
InternalSignal wr0_na1_a2 0'h0
InternalSignal wr0_na4_a5 0'h0
InternalSignal wr1_a1_a2 0'h0
InternalSignal wr1_a1_na2 0'h0
InternalSignal wr1_a3 0'h0
InternalSignal wr1_a4_a5 0'h0
InternalSignal wr1_a4_na5 0'h0
InternalSignal wr1_c_a0 0'h0
InternalSignal wr1_c_na0 0'h0
InternalSignal wr1_na1_a2 0'h0
InternalSignal wr1_na1_na2 0'h0
InternalSignal wr1_na3 0'h0
InternalSignal wr1_na4_a5 0'h0
InternalSignal wr1_na4_na5 0'h0
InternalSignal wr_adr_01 5'h0
InternalSignal wr_adr_0_q 5'h0
InternalSignal wr_adr_1_q 5'h0
InternalSignal wr_dat_01 71'h0
InternalSignal wr_dat_0_q 71'h0
InternalSignal wr_dat_1_q 71'h0
InternalSignal wr_enb_01 0'h0
InternalSignal wr_enb_0_q 0'h0
InternalSignal wr_enb_1_q 0'h0
ra.add_clk
Submodule predecode_r0 11 items
Submodule predecode_r1 11 items
Submodule predecode_w0 11 items
00000000[00000000] pys--. : Initializing seed to 0x64
00000020[00000002] pys--. : Port=0 WR @00=555555555555555500
00000020[00000002] pys--. : Port=1 WR @01=555555555555555501
00000030[00000003] pys--. : R0: 0 00 000000000000000000 R1: 0 00 000000000000000000 R2: 0 00 000000000000000000 R3: 0 00 000000000000000000
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