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137 lines
5.5 KiB
Python
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Python
from amaranth import *
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from power_fv import pfv
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from power_fv.insn.const import *
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from power_fv.intr import *
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from power_fv.reg import msr_layout
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from . import InsnSpec
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from .utils import iea, msr_to_srr1
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__all__ = ["MSRMoveSpec"]
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class MSRMoveSpec(InsnSpec, Elaboratable):
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def elaborate(self, platform):
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m = Module()
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m.d.comb += [
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self.pfv.stb .eq(1),
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self.pfv.insn.eq(Cat(Const(0, 32), self.insn.as_value())),
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self.pfv.msr.r_mask.sf.eq(1),
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self.pfv.msr.r_mask.pr.eq(1)
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]
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# Raise a Program Interrupt if executing from Problem State
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with m.If(self.pfv.msr.r_data.pr):
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m.d.comb += [
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self.pfv.intr.eq(1),
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self.pfv.nia .eq(INTR_PROGRAM.vector_addr),
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INTR_PROGRAM.write_msr(self.pfv.msr),
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self.pfv.srr0.w_mask.eq(Repl(1, 64)),
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self.pfv.srr0.w_data.eq(iea(self.pfv.cia, self.pfv.msr.r_data.sf)),
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self.pfv.srr1.w_mask[63-36:64-33].eq(Repl(1, 4)),
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self.pfv.srr1.w_data[63-36:64-33].eq(0),
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self.pfv.srr1.w_mask[63-42].eq(1),
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self.pfv.srr1.w_data[63-42].eq(0),
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self.pfv.srr1.w_mask[63-46:64-43].eq(Repl(1, 4)),
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self.pfv.srr1.w_data[63-46:64-43].eq(0b0010), # Privileged Instruction type
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self.pfv.srr1.w_mask[63-47].eq(1),
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self.pfv.srr1.w_data[63-47].eq(0),
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msr_to_srr1(self.pfv.msr, self.pfv.srr1, 0, 32),
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msr_to_srr1(self.pfv.msr, self.pfv.srr1, 37, 41),
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msr_to_srr1(self.pfv.msr, self.pfv.srr1, 48, 63),
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]
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with m.Else():
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rs_as_msr = Record(msr_layout)
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ultravisor = Signal()
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if isinstance(self.insn, MTMSR):
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m.d.comb += [
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self.pfv.rs.index .eq(self.insn.RS),
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self.pfv.rs.r_stb .eq(1),
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self.pfv.msr.r_mask.s .eq(1),
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self.pfv.msr.r_mask.hv.eq(1),
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rs_as_msr .eq(self.pfv.rs.r_data),
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ultravisor.eq(self.pfv.msr.r_data.s & self.pfv.msr.r_data.hv & ~rs_as_msr.pr),
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]
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with m.If(self.insn.L):
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# Write bits 48 62
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m.d.comb += [
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self.pfv.msr.w_mask.ee.eq(1),
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self.pfv.msr.w_data.ee.eq(rs_as_msr.ee),
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self.pfv.msr.w_mask.ri.eq(1),
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self.pfv.msr.w_data.ri.eq(rs_as_msr.ri),
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]
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with m.Else():
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# Write bits:
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m.d.comb += [
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# 48 58 59
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self.pfv.msr.w_mask.ee .eq(1),
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self.pfv.msr.w_data.ee .eq(rs_as_msr.ee | rs_as_msr.pr),
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self.pfv.msr.w_mask.ir .eq(1),
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self.pfv.msr.w_data.ir .eq((rs_as_msr.ir | rs_as_msr.pr) & ~ultravisor),
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self.pfv.msr.w_mask.dr .eq(1),
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self.pfv.msr.w_data.dr .eq((rs_as_msr.dr | rs_as_msr.pr) & ~ultravisor),
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# 32:40
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self.pfv.msr.w_mask._32.eq(Repl(1, 6)),
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self.pfv.msr.w_data._32.eq(rs_as_msr._32),
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self.pfv.msr.w_mask.vec.eq(1),
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self.pfv.msr.w_data.vec.eq(rs_as_msr.vec),
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self.pfv.msr.w_mask._39.eq(1),
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self.pfv.msr.w_data._39.eq(rs_as_msr._39),
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self.pfv.msr.w_mask.vsx.eq(1),
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self.pfv.msr.w_data.vsx.eq(rs_as_msr.vsx),
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# 42:47
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self.pfv.msr.w_mask._42.eq(Repl(1, 6)),
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self.pfv.msr.w_data._42.eq(rs_as_msr._42),
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# 49:50
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self.pfv.msr.w_mask.pr .eq(1),
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self.pfv.msr.w_data.pr .eq(rs_as_msr.pr),
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self.pfv.msr.w_mask.fp .eq(1),
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self.pfv.msr.w_data.fp .eq(rs_as_msr.fp),
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# 52:57
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self.pfv.msr.w_mask.fe0.eq(1),
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self.pfv.msr.w_data.fe0.eq(rs_as_msr.fe0),
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self.pfv.msr.w_mask.te .eq(Repl(1, 2)),
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self.pfv.msr.w_data.te .eq(rs_as_msr.te),
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self.pfv.msr.w_mask.fe1.eq(1),
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self.pfv.msr.w_data.fe1.eq(rs_as_msr.fe1),
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self.pfv.msr.w_mask._56.eq(Repl(1, 2)),
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self.pfv.msr.w_data._56.eq(rs_as_msr._56),
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# 60:62
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self.pfv.msr.w_mask._60.eq(1),
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self.pfv.msr.w_data._60.eq(rs_as_msr._60),
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self.pfv.msr.w_mask.pmm.eq(1),
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self.pfv.msr.w_data.pmm.eq(rs_as_msr.pmm),
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self.pfv.msr.w_mask.ri .eq(1),
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self.pfv.msr.w_data.ri .eq(rs_as_msr.ri),
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]
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elif isinstance(self.insn, MFMSR):
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m.d.comb += [
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self.pfv.msr.r_mask.eq(Repl(1, 64)),
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self.pfv.rt.index .eq(self.insn.RT),
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self.pfv.rt.w_stb .eq(1),
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self.pfv.rt.w_data.eq(self.pfv.msr.r_data),
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]
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else:
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assert False
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# Update NIA
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m.d.comb += self.pfv.nia.eq(iea(self.pfv.cia + 4, self.pfv.msr.r_data.sf))
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return m
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